Re: Procesor dwurdzeniowy

"Radek" <deepsky@go2.pl> wrote in message
news:f8mt2b$rda$1@atlantis.news.tpi.pl...
> uC napisał(a):
>> "MC" <m5c@go2.pl> wrote in message
>> news:f8m02t$9qf$1@node1.news.atman.pl...
>>> Użytkownik "Wiktor S." <SPAM.wswiktor@poczta.SPAM.fm.SPAM> napisał w
>>> wiadomości news:f8lr7a$dic$1@news.onet.pl...
>>>>> To zależy. Jest kilka rodzajów związania cache'a z RAM-em albo cachem
>>>>> poprzedniego poziomu, ale zawsze może dochodzić do blokowania.
>>>>> Przecież oba rdzenie nie mogą mieć jednocześnie dostępu do tej samej
>>>>> danej.
>>>>
>>>>
>>>> Dlaczego "nie mogą"? To trąci dogmatem.
>>>> Oczywiście, że można układ tak zaprojektować, żeby MOGŁY.
>>>
>>> Zdaje się, że jesteś zwolennikiem logiki rozmytej.
>>
>> Technicznie nie ma problemu zeby mozna bylo CZYTAC te same komorki
>> jednoczesnie, pytanie czy musi to byc w tym samym clocku zegara?
>> Oczywiscie logika rozmyta nie jest potrzeba... Natomiast z oczywistych
>> powodow jest problem z jednoczesnym ZAPISEM, ale to jest oczywiste.
>
> C2D mają 256 bitową szynę do pamięci cache L2 gdzie K8 tylko 128 bitową.
> Problemy z tym "równoczesnym" dostępem do cache L2 są więc przesadzone
> bo przy takiej przepustowości i mechanizmom OoO opóźnienia będą maskowane.
>
> Zresztą to widać też w czasach dostępu do pamięci ram gdzie "prefetch"
> w C2D potrafi czasami działać tak dobrze, że opóźnienie jest mniejsze
> niĹź w K8, ktĂłry ma przecieĹź IMC...

...wszystko bedzie dobrze i dobrze sie skonczy ;-) nie musisz sie az tak
przejmowac swoja rola na grupie (przepraszam za osobista wycieczke ale
czasami zachodze w glowe dlaczego ludzie pisza nie na temat poprzedniego
posta...;-)
dlugo moglibysmy dywagowac o roznicach w budowie procesorow, czesc da sie
wyczytac z dokumentacji procesorow, czesc tylko zbadac eksperymentalnie -
jezeli jestes hardcorowcem na poziomie rejestrow, assemblera, optymalizacji
recznej kodu to polecam eksperymenty - bardzo pouczajace

pzdr.,

-- 
uC
www.ultracode.eu