uC napisał(a):
> "MC" <m5c@go2.pl> wrote in message news:f8m02t$9qf$1@node1.news.atman.pl...
>> Użytkownik "Wiktor S." <SPAM.wswiktor@poczta.SPAM.fm.SPAM> napisał w
>> wiadomości news:f8lr7a$dic$1@news.onet.pl...
>>>> To zależy. Jest kilka rodzajów związania cache'a z RAM-em albo cachem
>>>> poprzedniego poziomu, ale zawsze może dochodzić do blokowania.
>>>> Przecież oba rdzenie nie mogą mieć jednocześnie dostępu do tej samej
>>>> danej.
>>>
>>>
>>> Dlaczego "nie mogą"? To trąci dogmatem.
>>> Oczywiście, że można układ tak zaprojektować, żeby MOGŁY.
>>
>> Zdaje się, że jesteś zwolennikiem logiki rozmytej.
>
> Technicznie nie ma problemu zeby mozna bylo CZYTAC te same komorki
> jednoczesnie, pytanie czy musi to byc w tym samym clocku zegara?
> Oczywiscie logika rozmyta nie jest potrzeba... Natomiast z oczywistych
> powodow jest problem z jednoczesnym ZAPISEM, ale to jest oczywiste.
C2D mają 256 bitową szynę do pamięci cache L2 gdzie K8 tylko 128 bitową.
Problemy z tym "równoczesnym" dostępem do cache L2 są więc przesadzone
bo przy takiej przepustowości i mechanizmom OoO opóźnienia będą maskowane.
Zresztą to widać też w czasach dostępu do pamięci ram gdzie "prefetch"
w C2D potrafi czasami działać tak dobrze, że opóźnienie jest mniejsze
niż w K8, który ma przecież IMC...
Pozdrawiam,
Rade
Received on Tue Jul 31 10:50:08 2007
To archiwum zostao wygenerowane przez hypermail 2.1.8 : Tue 31 Jul 2007 - 10:51:18 MET DST