Autor: Marek Adamski (hax_at_medianet.com.pl)
Data: Thu 28 Aug 1997 - 10:50:36 MET DST
On 27 Aug 1997 15:09:27 +0200, karpio_at_fenix.xyz.lublin.pl (Andrzej
Karpinski) wrote:
>Dostep do cache moze byc realizowany w cyklach 2-1-1-1, dostep do
>najszybszego SDRAM przy 66MHz to w najlepszym wypadku 7-1-1-1. Czyli na
>przeslanie z cache 4rech paczek po 64bity potrzebujesz 2+1+1+1 taktow, a
>aby to samo zrobic z SDRAMu potrzebujesz 7+1+1+1 taktow. Jak nietrudno
>zauwazyc, wynika z tego ze cache jest o polowe szybszy :> Dla ulatwienia
>dodam, ze z pamieciami EDO mozna gadac w cyklach 5-2-2-2 czyli JEDEN takt
>wolniej niz SDRAM... Czas dostepu dotyczy odstepow miedzy kolejnymi
>doczytami (-1-1-1) i istotnie jest porowywalny dla cache i SDRAM.
>
>karpio
Wspaniale, ale co się dzieje, gdy danych akurat nie ma w cache'u?
Pozdrawiam
Marek Adamski
hax_at_medianet.pl
To archiwum zostało wygenerowane przez hypermail 2.1.7 : Tue 18 May 2004 - 16:19:03 MET DST