"Radosław Sokół" <Radoslaw.Sokol@polsl.pl> wrote in message
news:drsvpp$54b$1@polsl.pl...
> mpx napisał(a):
>
> Powiem wręcz, że małe czterodrożne cache marnowałoby
> połowę pojemności na rzadko występujące konflikty.
> Przy tak drastycznym zmniejszeniu pojemności ograni-
> czenie drożności to zbawienie, a nie problem.
>
Producenci procesorów z mała ilością cache wydają się nie zgadzać z tą
teorią :-) Np.
ARM6:
The ARM6 series consisted of the ARM6 CPU core (35,000 transistors, which
can be used as the basis for a custom CPU) the ARM60 base CPU, and the
ARM600 which also includes 4K 64-way set-associative cache
PPC 440 i pochodne:
http://www.epcc.ed.ac.uk/~bgapps/UserGuide/BGuser/node3.html
The Level 1 (L1) cache is part of the PowerPC 440 core. Each core has 32 kB
of L1 data cache and 32 kB of L1 instruction cache. They are 64-way set
associative and feature a round robin replacement policy. The cache line
size is 32 bytes. Note that the L1 caches are not coherent between the two
cores of a chip. This does not pose any problems to MPI codes.
Each processor has a small Level 2 (L2) cache of 2 kB. This is smaller than
the L1 and acts as a prefetch buffer only. The cache line size is 128 bytes.
The L2 cache is fully associative (!!!!). Coherency of the two L2 caches is
achieved by snooping.
Ogólnie - zysk wydajności związany z dużą wielodrożnością jest istotny dla
małych pamięci podręcznych, a powyżej 512 KB gwałtownie spada. Dla
współczesnych popularnych programów PC-towych nie ma zysku powyżej cache 1MB
8-drożnego (na rdzeń). Zupełnie inaczej jest w przypadku zastosowań
polegających głównie na przenoszeniu danych z jednego miejsca w drugie :-)
np. bazach danych. Tam zysk wydajności z cache jest widoczny aż do 512 MB.
Received on Fri Feb 3 09:45:09 2006
To archiwum zostało wygenerowane przez hypermail 2.1.8 : Fri 03 Feb 2006 - 09:51:02 MET