Autor: GLide (glyder_at_priv3.onet.pl)
Data: Fri 29 Dec 2000 - 00:38:21 MET
On 27 Dec 2000 03:02:08 GMT, rush_at_kiti.pulse.pdi.net.SPAM_WON (RusH)
wrote:
>tez WRONG !!! ani chipset ani procek nie natladaja ograniczen na obsluge ani
>kaszowanie ramu (chodzi mi o granice 1gb bo wiadomo ze 4gb jest dla proca)
>To TAG-RAM naklada granice na wielkosc cacheowanego Ramu !!!!! a w
Tylko w Celkach i PII,III jest on na(w) procku.
>prockach z L2 wbudowanym (np k6-3) wogule plyta nie ma do tego NIC. Co do
A co robi w takim wypadku L3 cache? Mialem kiedys plyte Epoxa na MVP3
i jak byk bylo napisane, ze przy 512KB cache L# buforowane jest 128MB
ramu a przy 1024KB juz 256MB.
>wielkosci obslugiwanej pamieci to jedyne ograniczenia to szerokosc szyny danych ,
>zgodnosc ze standardem oraz mozliwosi plyty co do dostarczenia wystarczajacej
>ilosci pradu dla kosci RAM.
To juz inna historia.
Pozdrawiam
GLide
-- Glide glyder_at_priv3.onet.pl
To archiwum zostało wygenerowane przez hypermail 2.1.7 : Tue 18 May 2004 - 21:06:04 MET DST