Autor: RusH (rush_at_kiti.pulse.pdi.net.SPAM_WON)
Data: Fri 29 Dec 2000 - 01:05:54 MET
The GLide wrote:
>On 27 Dec 2000 03:02:08 GMT, rush_at_kiti.pulse.pdi.net.SPAM_WON (RusH)
>wrote:
>
>
>>tez WRONG !!! ani chipset ani procek nie natladaja ograniczen na
>>obsluge ani kaszowanie ramu (chodzi mi o granice 1gb bo wiadomo ze
>>4gb jest dla proca) To TAG-RAM naklada granice na wielkosc
>>cacheowanego Ramu !!!!! a w
>Tylko w Celkach i PII,III jest on na(w) procku.
K6-3, K6+ ? Duron ? tak dalej ..
>>prockach z L2 wbudowanym (np k6-3) wogule plyta nie ma do tego NIC.
>>Co do
>A co robi w takim wypadku L3 cache? Mialem kiedys plyte Epoxa na
>MVP3 i jak byk bylo napisane, ze przy 512KB cache L# buforowane jest
>128MB ramu a przy 1024KB juz 256MB.
L3 to jest L3 .. Jak w ta plyte bys wsadzil K5 to to twoje L3 bylo by wtedy L2 :)
-- RusH // Never argue with a fool. Someone http://www.kki.net.pl/~prush // watching may not ICQ: 47278444 // be able to tell the difference.
To archiwum zostało wygenerowane przez hypermail 2.1.7 : Tue 18 May 2004 - 21:06:05 MET DST