Autor: Andrzej Karpinski (karpio_at_fenix.xyz.lublin.pl)
Data: Thu 04 Dec 1997 - 15:22:33 MET
> ON: Lepiej sie poducz, to pogadamy.
> ON: Ale to bylo szkolenie organizowane przez _INTELA_
To sie go spytaj ile taktow potrzeba na pelny cykl dostepu do SDRAM, a ile
do cache (podpowiedz: cache 3-1-1-1 (2-1-1-1), SDRAM 5-1-1-1 (7-1-1-1),
czyli - cache 6(5) taktow na przeslanie 4x 64bitow, a SDRAM 8(10) taktow
na przeslanie tej samej porcji informacji. wniosek: cache jest prawie 2x
szybszy. dla ulatwienia dodam, ze przy 100MHz pomiedzy poszczegolnnymi
slowami w cyklu (-1-1-1) jest wlasnie 10ns i jest to czas taki sam dla
SDRAM i cache). Powiedz to koledze ze szkolenia, moze zechce sie
ustosunkowac jesli zrozumie co napisalem ;>
karpio
To archiwum zostało wygenerowane przez hypermail 2.1.7 : Tue 18 May 2004 - 16:36:18 MET DST