MC <m5c@go2.pl> napisał(a):
> Użytkownik "KaNo" <fluor@WYTNIJ.gazeta.pl> napisał w wiadomości
> news:f8m1iv$r1f$1@inews.gazeta.pl...
> > MC <m5c@go2.pl> napisał(a):
> >
> >> Użytkownik "KaNo" <fluor@WYTNIJ.gazeta.pl> napisał w wiadomości
> >> news:f8koic$dka$1@inews.gazeta.pl...
> >> > Radosław Sokół <Radoslaw.Sokol@polsl.pl> napisał(a):
> >> >
> >> >>> MC pisze:
> >> >>> Można także uznać odwrotnie. W pewnych sytuacjach współdzielenie
jest
> >> >>> gorsze bo dostęp do cache'a może być blokowany przez jeden rdzeń i
> > jeśli
> >> >>> drugi chciałby skorzystać, to musi poczekać.
> >> >
> >> >> A musi? Mi się wydaje, że interfejs cache C2D uwzględnia
> >> >> równoległość dostępu.
> >> >
> >> > Nawet wiecej, potrafi dynamicznie zmieniac ilosc pamieci podrecznej
> >> > przydzielanej kazdemu rdzeniowi.
> >>
> >> To nie ma nic do rzeczy.
> >>
> > A jednak ma, bo dzieki wspoldzieleniu L2 i inteligentnemu prefetch
rdzenie
> > moga wymiennie korzystac z wprowadzonych wczesniej danych.
>
> Nie widzę tu żadnego związku z twoja poprzednia wypowiedzią. To co piszesz
> byłoby możliwe, gdyby wszystkie operacje były niezależne od kolejności ich
> wykonywania. Ale to są raczej sytuacje wyjątkowe.
>
http://www.behardware.com/articles/623-6/intel-core-2-duo-test.html
Dlatego C2D w niektorych testach (np. ScienceMark 2.0) wykazuje mniejsze
opoznienia w dostepie do pamieci niz AMD's Athlon 64 FX-62.
-- Wysłano z serwisu Usenet w portalu Gazeta.pl -> http://www.gazeta.pl/usenet/Received on Tue Jul 31 15:30:08 2007
To archiwum zostało wygenerowane przez hypermail 2.1.8 : Tue 31 Jul 2007 - 15:51:18 MET DST