MM <nospam@nospam.nospam> napisał(a):
> Przepraszam za stwierdzenie, ale widac po tym zdaniu ze musisz troche
> doczytac. Synchronizacja pamieci cache odbywa sie bez wzgledu na to czy
> program jest jednowatkowy czy wielowatkowy. Oba chache musza byc (prawie)
> zawsze identyczne poniewaz sa kopia okreslonego wycinka RAMu, 1:1 o tych
> samych adresach. Czyli [odpowiedni wycinek RAM] = [zawartosc cache P1] =
> [zawartosc cache P2]. Ponieważ synchronizacja odbywa sie po FSB, a to jest
> wolne, to aplikacje jednowatkowe beda dzialaly wolniej na procesorach dual
Mam dzisiaj wolne polaczenie, wiec krotko. Doczytaj rowniaz, albo jezeli
wiesz to pisz uwazniej. L2 nie jest tylko kopia pamieci RAM, to jest tylko
czesc L2 przeznaczona na dane. Po drugie nie uwazasz, ze praca dwoch
rdzeniow na dokladnie tych samych danych bylaby kiepskim pomyslem?
Synchronizacja nie zorganizowana w tak trywialny sposob i zalezy od
obciazenia kazdego z rdzeniow. Jezeli zachodzi taka koniecznosc to moga
nawet wykorzystac czesc L2 sasiada - wtedy nastepuje duze spowolnienie ich
dzialania. Tej wady nie ma nowa technologia Core Duo dla procesorow
mobilnych, gdzie cache L2 jest wspolny dla dwoch rdzeniow.
> dual-channel --> 2x400 MHz = 800 MHz
> ale nie komunikacja do synchronizacji pamieci cache, jezeli aplikacja
> wykonuje duzo obliczen na malym kawalku danych, ktore mieszcza sie np. w
>L2
Z tym dual channel to zgadza sie tylko na papierze, zarowno u Intela jak i
AMD.
> Nie ma wzrostu w aplikacjach, tylko nikt nie pisze jak wyglada struktura
> obliczen tych aplikacji...
> Poza tym nie ma jeszcze wersji finalnej pod AM2 wiec mowisz tylko o
> "engineering sample"
Nie sadze, zeby tak krotko przed premiera byla zasadnicza roznica
pomiedzy "engineering sample" i wersja produkcyjna.
Pozdrowienia.
-- Wysłano z serwisu Usenet w portalu Gazeta.pl -> http://www.gazeta.pl/usenet/Received on Sun Apr 23 23:55:06 2006
To archiwum zostało wygenerowane przez hypermail 2.1.8 : Mon 24 Apr 2006 - 00:51:14 MET DST