Autor: Andrzej Karpinski (karpio_at_fenix.xyz.lublin.pl)
Data: Tue 31 Mar 1998 - 02:18:09 MET DST
> >procesor i zmniejszenie realnego czasu dostepu. Zasada dzialania polega
> >na tym, ze adres komorki pamieci wystawiany jest tylko przy pierwszym
> >cyklu, zas kolejne cztery wykonywane sa automatycznie, z pominieciem
> >wystwienia adresu. Dzieki temu oszczedza sie przynajmniej jeden takt na
> >kazdym cyklu dostepu do pamieci, czyli zamiast np. 2-2-2-2 rozmawiamy
> >sobie z pamiecia w cyklach 2-1-1-1 - jedynie w pierwszym cyklu zostal
> >wystawiony adres, zas w nastepnych jedynie pobrane/wyslane dane,
> >pochodzace z kolejnych komorek.
> Co to są te cykle? Np. SDRAM w intelowskim TX-ie podobno działa na
> 5-1-1-1, a w VX-ie na 6-1-1-1 (source: folder Asusa :) ). I co to
> znaczy? czy to, że pierwszy odczyt jest 50ns, a drugi 10ns, czy też
> może np., że coś w stylu "initialize" zajmuje 5, potem "read" 1, potem
> nie wiem co 1 itd, itp...?
Takty zegara. Jesli na zewnetrznej magistrali masz 66MHz to znaczy, ze w
ciagu kazdej sekundy takich taktow masz ~66 milionow. Czyli odstep
pomiedzy dwoma kolejnymi wynosi ~1/66000000s.
Opowiesc nt. przesylania w trybie burst oczywiscie dotyczy takze pamieci
RAM, nie tylko cache. W przypadku SDRAM pierwsza paczka danych jest
odczytywana po 5(6/7/8) taktach, zas kazda nastepna po 1. Czyli pierwsze 4
bajty procesor dostanie po 5/66000000s, zas nastepne 12 w porcjach po 4
bajty w rownych odstepach co 1/66000000s.
karpio
To archiwum zostało wygenerowane przez hypermail 2.1.7 : Tue 18 May 2004 - 17:08:00 MET DST