Autor: Zofia Patkowska (zosia_at_ternet.pl)
Data: Mon 29 Apr 1996 - 17:54:51 MET DST
On 29 Apr 96 at 13:58, Janusz Sklorz <jsklorz_at_rswnx.rsw.pl> wrote:
[...]
>
> Bylo juz o tym na liscie. Mialem to schowane wiec podsylam:
>
> >>>>>>>>>>>>EDO (Extended Data Out, znane tez pod nazwa Hyper Page
> >>>>>>>>>>>>Mode DRAM)
> to kosci, ktore dluzej utrzymuja dane na wyjsciu niz sygnal CAS. W
> ten sposob chipset moze operowac nakladajacymi sie na siebie cyklami
> dostepu do pamieci. Podczas gdy czytane sa dane chipset moze puscic
> na magistrale adres nastepnej komorki. Powoduje to zaoszczedzenie
> 1-2 taktow na kazdym cyklu czytania.
>
> Nastepnym krokiem bedzie/jest Burst-EDO. Kosci te maja po przeslaniu
> adresu poczatkowego RAS i CAS za kazdym nastepnym impulsem CAS
> dostarczac nastepne datum. Wlasciwy do tego CAS-adres jest
> generowany bezposrednio przez kosc. Przez to pozwola sie realizowac
> Burst-cykle 3-1-1-1 przy czytaniu i 2-1-1-1 przy pisaniu.
>
> Teraz beda obrazki :-)
[...]
Tak jest!!!
Od jakiegos czasu Intel (Poland tez) rozprowadza taki kwit:: "80960RP
INTELLIGENT I/O MICROPROCESSOR product preview". Order number: 272737-001.
I to jest to: sa opisy zachowan (z magistrali - przebiegi) FPM, EDO i BEDO
RAMs, oprocz oczywiscie SRAM i FLASH. Mi akurat to bylo potrzebne, a
zreszta dobrze ilustruje artykol w "Chipie" (pazdziernik 10/95) o DRAMs.
Sam procesor i960RP tez jest warty uwagi: to jest bridge (pomost,
lacznik ?) miedzy dwoma magistralami PCI.
Pozdrawiam,
zo
To archiwum zostało wygenerowane przez hypermail 2.1.7 : Tue 18 May 2004 - 12:43:06 MET DST