Użytkownik "KaNo " <fluor@WYTNIJ.gazeta.pl> napisał w wiadomości
news:f8nt4t$lmm$1@inews.gazeta.pl...
> MC <m5c@go2.pl> napisał(a):
>
>> Użytkownik "KaNo" <fluor@WYTNIJ.gazeta.pl> napisał w wiadomości
>> news:f8nop2$1ve$1@inews.gazeta.pl...
>> > MC <m5c@go2.pl> napisał(a):
>> >
>> >> Ale równoczesne udostępnienie cache'u nie jest równoznaczne z
>> >> równoczesnym
>> >> udostępnieniem zapisu do tej samej sekcji przez kilka rdzeni.
>> >>
>> > Tutaj wchodzimy juz w cache L1. Jesli sie nie myle, to C2D ma cache L1
>> > write-
>> > through i non-iclusive L2. Czyli posrednio to L2 decyduje, z ktorego
>> > rdzenia
>> > bedzie zapis. W tym wypadku trudno wiec mowic o bezposrednim dostepie
>> > kazdego z rdzeni do zapisu w L2.
>>
>> Jeśli chodzi o zasadę, o której piszę, to nie ma żadnego znaczenia czy
> wyżej
>> jest L(n-1) czy rdzeń.
>>
> Nie ma znaczenia jezeli jest to cache L1 write-back (jak w Pentium D).
> Natomiat dla write-through oba rdzenie (poprzez wlasny cache L1) moga
> zapisywac w tym samym obszarze pamieci L2, o co chyba chodzilo w tej
> dyskusji.
Chyba nie, bo ten zapis w drugim etapie (z L2 do L1) nie może być
jednoczesny. Prawdopodobnie różne rzeczy rozumiemy pod pojęciem "ten sam
obszar pamięci".
Received on Tue Jul 31 20:05:06 2007
To archiwum zostało wygenerowane przez hypermail 2.1.8 : Tue 31 Jul 2007 - 20:51:24 MET DST