Re: Procesor dwurdzeniowy

MC <m5c@go2.pl> napisał(a):

> Użytkownik "KaNo " <fluor@WYTNIJ.gazeta.pl> napisał w wiadomości
> news:f8nd97$9bv$1@inews.gazeta.pl...
> > MC <m5c@go2.pl> napisał(a):
> >
> >> Użytkownik "KaNo" <fluor@WYTNIJ.gazeta.pl> napisał w wiadomości
> >> news:f8m1iv$r1f$1@inews.gazeta.pl...
> >> > MC <m5c@go2.pl> napisał(a):
> >> >
> >> >> Użytkownik "KaNo" <fluor@WYTNIJ.gazeta.pl> napisał w wiadomości
> >> >> news:f8koic$dka$1@inews.gazeta.pl...
> >> >> > Radosław Sokół <Radoslaw.Sokol@polsl.pl> napisał(a):
> >> >> >
> >> >> >>> MC pisze:
> >> >> >>> Można także uznać odwrotnie. W pewnych sytuacjach współdzielenie
> > jest
> >> >> >>> gorsze bo dostęp do cache'a może być blokowany przez jeden rdzeń
i
> >> > jeśli
> >> >> >>> drugi chciałby skorzystać, to musi poczekać.
> >> >> >
> >> >> >> A musi? Mi się wydaje, że interfejs cache C2D uwzględnia
> >> >> >> równoległość dostępu.
> >> >> >
> >> >> > Nawet wiecej, potrafi dynamicznie zmieniac ilosc pamieci podrecznej
> >> >> > przydzielanej kazdemu rdzeniowi.
> >> >>
> >> >> To nie ma nic do rzeczy.
> >> >>
> >> > A jednak ma, bo dzieki wspoldzieleniu L2 i inteligentnemu prefetch
> > rdzenie
> >> > moga wymiennie korzystac z wprowadzonych wczesniej danych.
> >>
> >> Nie widzę tu żadnego związku z twoja poprzednia wypowiedzią. To co
> >> piszesz
> >> byłoby możliwe, gdyby wszystkie operacje były niezależne od kolejności
> >> ich
> >> wykonywania. Ale to są raczej sytuacje wyjątkowe.
> >>
> > http://www.behardware.com/articles/623-6/intel-core-2-duo-test.html
> > Dlatego C2D w niektorych testach (np. ScienceMark 2.0) wykazuje mniejsze
> > opoznienia w dostepie do pamieci niz AMD's Athlon 64 FX-62.
>
> Ależ tam też jest fragment potwierdzający to co napisałem.
>
Oraz to co napisalem wczesniej:
"Unlike the Pentium D and Athlon 64 X2, Core uses the Advanced Smart Cache
technique inaugurated with the Yonah and which consists of sharing the L2
cache between the two execution cores. Compared to a L2 cache devoted to
each core, the main advantage of this method is to share data between the
two cores without using the memory bus. It reduces memory accesses (and
latencies that go along) and optimises L2 filling (redundancies disappear).
Shared cache also gives the possibility of being dynamically allocated by
each of the two cores, until becoming integrally accessible by only one.
This technique, which was specifically developed for a dual core
implementation, is paradoxically more efficient than separated caches when
only one of the two cores is used, which means for all single thread
applications."

-- 
Wysłano z serwisu Usenet w portalu Gazeta.pl -> http://www.gazeta.pl/usenet/