Autor: Andrzej Popowski (popej_at_friko.onet.pl)
Data: Sun 20 Jun 1999 - 15:42:12 MET DST
Wed, 16 Jun 1999 14:21:03 +0200, "MaraBut" <martys_at_priv.onet.pl>
piszesz:
>Osobiscie podejrzewam organizację dostępu do pamięci - chipsety dla PII mają
>podwojoną szerokość szyny danych, co daje około dwukrotne przyspieszenie
>transmisji chipset<->pamięć, z kolei wolniejsza jest (dla Celerona)
>transmisja cache<-> chipset z powodu mniejszej częstotliwości taktowania
>FSB. Ewentualnie niech mnie poprawi ktoś ze znawców problemu ;-)
Szerokosc szyny danych jest taka sama w obu przypadkach, przeciez
plyty Socket7 i Slot1 pracuja na takich samych pamieciach 64bitowych
SDRAM. Intel ma przewage poniewaz stosuje architekture niezaleznych
szyn do pamieci i do cache, nazywa to Dual Independent Bus.
Analogicznie bedzie dopiero w przypadku K6-3.
Pozdrowienia,
Andrzej Popowski
To archiwum zostało wygenerowane przez hypermail 2.1.7 : Tue 18 May 2004 - 18:38:38 MET DST