Autor: Andrzej Popowski (popej_at_friko.onet6.pl)
Data: Thu 02 Apr 1998 - 11:29:32 MET DST
Highlander wrote in message <3522c24b.0_at_news.tpnet.pl>...
>Witam wszystkich
>
>Piszę pracę dyplomową związaną z komuterem i mam pewne wątpliwości. Czy
ktoś
>mógłby mi wyjaśnić kilka rzeczy:
Ale zestaw pytan :-)
Co moge to wyjasnie, reszte pewnie uzupelnia inni. Poprawnosci odpowiedzi
niestety nie gwarantuje...
>1.Co oznaczają tryby pracy cache'u:write back, write through, linear burst?
tryb write through - dane sa zapisywane jednoczesnie do cache i do pamieci
RAM
tryb write back - dane sa zapisywane tylko do cache i jednoczesnie jest
flagowane, ze RAM jest rozny od cache. Zapis do RAM nastepuje z opoznieniem,
zapewne sa mozliwe rozne strategie wyboru momentu zapisu.
linear burst - burst w przypadku Pentium to odczyt cpu-cache 4 razy po
64bity za jednym zamachem. Intel opatentowal kolejnosc adresowania w takim
burscie, przy czym adresy nie ida po kolei. Cyrix nie ma praw do tego
patentu i stosuje adresowanie po kolei, czyli linear burst. Procesor Cyrixa
przy wspolpracy z chipsetami intela wykonuje 5 odczytow zamiast 4 aby w tej
sekwencji byc zgodnym z burstem intela i uzyskac 4 adresy liniowo. Jezeli
chipset obsluguje linar burst, to procesor Cyrixa mozna przelaczyc w ten
tryb i wtedy wystarcza 4 odczyty w burscie.
>2.Co oznaczają litery A, B, H, R itd. na procesorze K5 (nie jestem pewny
czy
>nie numer serii)?
Nie mam pewnosci, ale w przypadku 486 litery R lub Z oznaczaly maksymalna
temperature pracy.
>3. Co to znaczy "direct-mapped" (external cache)?
Tryb pracy cache w ktorym jest dokladnie okreslone w jakim miejscu cache
zostanie odwzorowany fragment pamieci, konkretnie adres w cache pokrywa sie
z mlodsza czescia adresu RAM. Trafienie cache wystepuje, jezeli starsza
czesc adresu zgadza sie z wartoscia w TAG RAM. To jest najprostszy rodzaj
cache, bardziej efektywne sa cache wielodrozne, ktore mozna traktowac jak
rownolegle zlozenie kilku (2, 4 ...) cache direct mapped, przy czym
kontroler cache wedlug jakiegos algorytmu (na przyklad LRU, czyli najdawniej
uzyte) okresla do ktorej z tych pamieci wprowadzic dane z RAM
>4. Czym jest "pipelining" w cache'u?
Tu nie mam pewnosci, ale najprawdopodobniej chodzi o odczyt z cache
kolejnych burstow. Jezeli normalny burst wymaga 3-1-1-1 cykli zegarowych, to
przy ciaglym odczycie kolejny burst moze miec krotszy pierwszy odczyt, np
3-1-1-1-2-1-1-1 lub 3-1-1-1-1-1-1-1.
>5. Na czym polega symetryczne i asymetryczne adresowanie DRAM?
Adresy do DRAM sa podawane na dwie raty po tej samej szynie adresowej, czesc
jako adres kolumny przy aktywnym sygnale CAS, druga czesc jako adres rzedu
przy sygnale RAS. Jezeli pamiec ma glebokosc 1MB, to wymaga podania 20bitow
adresu. Symetrycznie bedzie 10bitow + 10bitow. Niesymetrycznie bedzie np
9bitow CAS i 11bitow RAS. Niektore kontrolery pamieci w chipsetach plyty
glownej maja klopoty z obsluga niesymetrycznego adresowania.
>6. Co to są pamięci RAM "single-denisity" i "double-denisity" i czym się
>7óżnią(które są lepsze i dlaczego)?
Tez chetnie sie dowiem :-)
>8. Co oznacza w odniesieniu do RAM określemie np. "2MB depth(x32 or 36)"?
Prawdopodobnie chodzi o dlugosc adresu takiej pamieci, czyli 2MB to 21bitow
adresu, do tego 4bajty "szerokosci" i razem daje pamiec 8MB. (to
nietypowy/klopotliwy rozmiar, bo zwykle SIMMy 8MB sa dwustronne, czyli
2x1MBx32bity, przy 2MB depth adresowanie bedzie niesymetryczne)
>9. Czy sterownik FDD znajduje się w jednej obudowie ze stacją tak jak to
>jest z dyskami twardymi?
Standardowo kontroler znajduje sie na plycie glownej w scalaku obslugujacym
RS/LPT/FDD. Kiedys to byla osobna karta z dedykowanym scalakiem. Do napedu
dochodza sygnaly w postaci krok glowicy, dane zapisywane/odczytywane w
postaci szeregowej.
>10. Spotkałem się tylko z mostkami (bridge) PCI/ISA. Nie wiem czy dobrze mi
>się wydaje, że w płytach głównych, w których są gniazda ISA i PCI w ogóle
>jest magistrala ISA, czy za pośrednictwem mostka karty ISA komunikują się z
>np. CPU czy RAM?
Jak popatrzysz na schemat blokowy wspolczesnego chipsetu, to zobaczysz kilka
magistrali danych i adresowych, mniej wiecej komunikacja wyglada tak:
CPU - chipset, cache
dalej w 3 kierunkach
chipset - ram, AGP, PCI
i na koncu
PCI - ISA w tym RS/LPT/FDD
Pozdrowienia
Andrzej Popowski
(usun cyfry z mojego adresu / remove digits from my address )
To archiwum zostało wygenerowane przez hypermail 2.1.7 : Tue 18 May 2004 - 17:08:58 MET DST