Autor: Radosław Sokół (rsokol_at_iname.com)
Data: Wed 11 Feb 1998 - 19:45:05 MET
Darek Knopinski wrote:
>
> Problem jest powszechnie znany, lecz rekompensuje to obsluga pamieci SDRAM
> przez chipsety TX i VX. Obsadzenie pamieci o czasie dostepu ok 10 ns
> powoduje, ze jej cache'owanie staje sie zbedne.
Rekompensuje tylko częściowo, po w najlepszym wypadku
SDRAM jest czytany w cyklu 6111, a cache zawsze w cyklu
3111. 9 cykli zegara a 6 to jest duża różnica.
> Darek Knopinski - knop_at_kki.net.pl
Pozdrowienia,
|""""""""""""""""""""""""""""""""""""""""""""""""""|
| Radosław Sokół | mailto:rsokol_at_iname.com |
| | http://friko.onet.pl/ka/lizard/ |
| | What do you want to fix today? |
\................................................../
To archiwum zostało wygenerowane przez hypermail 2.1.7 : Tue 18 May 2004 - 16:59:55 MET DST