Autor: Piotr Sobczak (piotrs_at_tch.waw.pl)
Data: Mon 26 May 1997 - 15:40:00 MET DST
Duane napisal (-a) :
>
> Czy wiecie cos wiecej na temat tych zabaweczek, ponad to ogolne co nizej
> napisalem?
> - polaczony z plyta za pomoca szyny SINGLE EDGE CONTACT, ktora umozliwia
> prace do 2000 MHz
S.E.C. to raczej nie tyle szyna co sama obudowa i jej zlacze do plyty.
> - magistrala DUAL INDEPENDENT BUS (duza przepustowosc)
> - szyna do pamieci podrecznej L2 i do pamieci glownej proca
D.I.B. to dwie szyny danych, jedna do cache L2 dzialajaca z polowa predkosci
jadra procesora i druga (zgodna z szyna PPro czyli z GTL+) do lacznosci ze
swiatem zewnetrznym (plyta/chipset). Obie 64-bitowe, ta druga o
czestotliwosci 66 MHz (w przyszlosci 100 MHz). Jedna i druga szyna ma ECC.
> - pamiec podreczna umieszczona jest wewn. proca
Moze nie tyle co wewnatrz proca (jak w PPro) a wewnatrz S.E.C.
L2 to uklady synchronicznej Pipelined Burst SRAM, w tej chwili o pojemnosci
512 kB w przyszlosci rowniez 256 kB, 1 MB i wiecej. Moze "zakeszowac" do
512 MB RAM.
> - tech. MMX included
Prowda
> - tech. DYNAMIC EXECUTION (ilosc danych/czas polepszona)
Tys prowda
Cache L1 jest dwa razy wieksze niz w iP i iPPro czyli 32 kB (16 kB instr.
i 16 kB dane).
Duzo mozna by jeszcze pisac. Idz na www Intela tam jest dokumentacja do tego
procesora (ksiazka 85 stronicowa w formacie Adobe Acrobat).
Piotrek
To archiwum zostało wygenerowane przez hypermail 2.1.7 : Tue 18 May 2004 - 16:07:30 MET DST