Autor: Jarek Lis (lis_at_okapi.ict.pwr.wroc.pl)
Data: Wed 21 Feb 1996 - 13:31:11 MET
Jurek (laskaje_at_ctrvax.vanderbilt.edu) wrote:
: lis_at_okapi.ict.pwr.wroc.pl (Jarek Lis) wrote:
:
: >: zgadza sie :)) i to jest wlasnie odpowiedz (ponizej) na pytanie jakim
: >: cudem w plytach pentiumowych mozna wkladac po jednym simm (niestety nie
: >: wszystkich)
: >A, tu mechanizm moze byc inny. Po prostu procesor nie rozmawia z DRAM,
: >tylko z cache. Do cache moze byc 64 bit, cache-DRAM 32.
:
: To wlasnie ten problem, o ktory mi chodzilo. Jak wyglada dostep P do
: pamieci, zwlaszcza w przypadku, gdy po drodze jest cache. Konkretniej,
: czy sam P ma mozliwosc pracy z 32 szyna danych - mysle ze nie. A zatem
: zalatwia to cache i cache controller. OK - jezeli tak, to jak wyglada
: dostep do komorki, ktorej akurat nie ma w cache? Wyglada na to, ze
: cache controller sciaga ja w dwoch kawalkach i podaje na tacy P.
POdobnie ale jednak troche inaczej. Cache nie trzyma pojedynczych
bajtow czy nawet slow, ale 'line', najczesciej 16 bajtowa.
Wiec w sumie zadna roznica czy z DRAM do cache ida dwa 64 bitowe transfery
czy 4 32-bitowe, nawet jak procesor potrzebuje pojedynczy bajt. No - poza
predkoscia...
Jaroslaw Lis
+------------------------------------------------------------------------+
| lis_at_ict.pwr.wroc.pl | Institute of Engineering Cybernetics |
| tel 48-71-202636 | Technical University of Wroclaw, Poland |
| fax 48-71-203408 or 517398 | |
+------------------------------------------------------------------------+
To archiwum zostało wygenerowane przez hypermail 2.1.7 : Tue 18 May 2004 - 12:39:11 MET DST