Autor: Raphael Posmyk (raphael.posmyk_at_hamburg.netsurf.de)
Data: Wed 04 Oct 1995 - 19:15:52 MET
In article <44uioe$4lt_at_okapi.ict.pwr.wroc.pl>
from 4 Oct 1995 18:11:26 GMT
lis_at_cyber.ict.pwr.wroc.pl (Jarek Lis) wrote:
>Zaraz, zaraz. Czy my o tym samym cache myslimy?
Ja mam caly czas na mysli "2 level chache".
> ... Sprzetowy cache do
>pamieci na plycie glownym. W ogole nie obslugiwany programowo, moze
>poza funkcjami 'wlacz' i 'flush' czasami. Porownanie
>adresow zapewnia odpowiedni sprzet, korzystajacy z pamieci nazywanej
>Tag w rozwiazaniach dla ubogich, lub nazywanej asocjacyjna w rozwiazaniu
>duzo lepszym, acz niechetnie stosowanym w plytach PC. Porownanie trwa
>pewnie jeden cykl zegara, jesli nie mniej, bo tyle zaklada
>projektant plyty i stara sie osiagnac. Ilosc cache na czas nie wplywa,
>jesli nie uwzgledniac drobnych efektow, ze czas propagacji bramki
>CMOS zalezy (podobno) od ilosci wejsc.
>W kazdym badz razie ten cache na pewno nie jest sekwencyjnie przeszukiwany.
Zaluzmy: W TAG-RAM sa zapamietywane dla kazdej "cache line" - status
(dirty albo ok) i fizyczny adres w obrebie cache-RAM (mam tu na mysli
tylko pojemnik, jezeli zalozymy ze TAG-RAM to zarzadzanie). Tak wiec
dla kazdej cacheline w cache-RAM musi egzystowac miejsce w TAG-RAM.
Zwiekszajac wiec ilosc cache-RAM musisz dopasowac TAG-RAM. Wydluza
sie wiec takze czas przeszukiwania TAG-RAM'u.
Nie wiem czy isnieje jakis inny algoraytm przeszukiwania TAG-RAM'u
niz sekwencyjny. Ty ?
Rafal
+-------------------------------------------------------------------+
| Raphael Posmyk (Hamburg, Germany) |
| "... carpe diem, quam minimum credula postero..." (Horatius) |
| Please send/reply all to raphael.posmyk_at_hamburg.netsurf.de |
+-------------------------------------------------------------------+
To archiwum zostało wygenerowane przez hypermail 2.1.7 : Tue 18 May 2004 - 12:25:31 MET DST