Autor: Radoslaw Sokol (rsokol_at_iname.com)
Data: Fri 13 Apr 2001 - 10:12:56 MET DST
Hi,
RusH wrote:
>
> myslalem ze wiem :)
:))))
> musze doczytac o co z tymi stronami biega
W mocnym uproszczeniu: SDRAM podzielony jest na strony pamięci.
Strona może być albo otwarta (przygotowana do dostępu -- część
adresu jest już wystawiona i wzmocniona) albo zamknięta (trzeba
wystawić cały adres i poczekać na naładowanie wzmacniaczy odczytu).
W zależności od możliwości chipsetu i pamięci otwarcie strony
wymaga 6 (CAS 2) lub 7 (CAS 3) taktów zegara pamięci.
Otwarta strona może być też czytana sekwencyjnie, i wtedy zyskuje
się jeszcze więcej, gdyż zamiast cyklu:
7-1-1-1-1-1-1-1-3-1-1-1-1-1-1-1
Można stosować taki sam, ale zamiast trójki może być dwójka lub
nawet jedynka. To już tryb potokowy.
> a przepraszam cache magicznie sie bez tych cykli obywa ?
Ale cache pracuje w cyklu potokowym:
3-1-1-1-1-1-1-1-1-1-1-1-1-1-1-1-1
Więc przy zegarze 100 MHz masz opóźnienie max. 30 ns przy pierwszym
odczycie, a przy odczycie większego bloku (a cache L2 jest zawsze
czytany w dużych blokach, bo cache L1 jest wypełniane na raz w
dużym bloku wynikającym z drożności) co każdy cykl (czyli co 10 ns)
pojawiają Ci się dane na wyjściu :) Przy cache L2 wbudowanym w
procesor masz już w ogóle cud miód, gdyż zyskujesz opóźnienia mocno
poniżej 10 ns :)
-- |"""""""""""""""""""""""""""""""""""""""""""""""""""""""| | Radosław Sokół | http://www.magsoft.com.pl/~rsokol/ | | | ftp://sokol.gliwicki.necik.pl/ | \................... WinNT FAQ: http://nt.faq.net.pl/ ../
To archiwum zostało wygenerowane przez hypermail 2.1.7 : Tue 18 May 2004 - 21:50:36 MET DST